FT601Q 使用手册解析

资料整理日期：2026-07-02

本解析使用 chip-manual-writer 方法整理，面向正在画原理图、做 FPGA 到 PC 高速数据链路、第一次使用 FT601Q 的工程场景。

0. 资料来源和优先级

本次使用的资料如下：

资料 类型 用途 优先级
FT601\FT601Q_手册_C1550513_USB转换芯片-B-T_规格书.PDF 本地数据手册，版本 1.05 管脚、电源、FIFO 时序、USB 接口、封装 最高
FTDI FT601Q-B 官方产品页 官方网页 确认最新产品定位、速率、资料入口 高
FT601\PCIeDMA\FT601.kicad_sch 开源硬件参考 参考 FT601 原理图组织方式 中
FT601\PCIeDMA\TypeCMux.kicad_sch 开源硬件参考 参考 Type-C 正反插高速 MUX 中
FT601\rtcl-tp25k-usb3-pcb 开源硬件参考 参考 FT601 小板设计和 PCB 组织 中
FT601\非常重要FPGA-ftdi245fifo FPGA RTL 参考 参考 FPGA 端 245 FIFO 控制器 中
FT601\PyD3XX 上位机 Python 库 参考 PC 端 D3XX 调试 中

说明：本地 PDF 是 1.05，FTDI 官方页面列出的最新数据手册为 1.06。正式定板前建议再用 1.06 复核一次 pin table、时序表和勘误。

1. 芯片总览

1.1 这个芯片是什么

FT601Q 是 FTDI 的 USB3.0 到 32bit 同步 FIFO 桥接芯片。它放在 FPGA 和 PC 之间，让 FPGA 不用自己实现 USB3 协议，只需要按同步 FIFO 时序写数据或者读数据。

在你的系统里，它的位置大概是：

1
2
3
4
5
6
FPGA 波束形成数据
  -> 32bit 同步 FIFO
  -> FT601Q
  -> USB3.0
  -> Type-C 接口
  -> PC 上位机

它解决的问题是：把 FPGA 的高速并行数据搬到电脑。它不解决的问题是：Type-C 正反插控制、USB3 方向切换、上位机图像协议、FPGA 内部缓存和丢包控制。

1.2 参数总表

项目 FT601Q 结论 工程解释
芯片类型 USB3.0 到 FIFO Bridge FPGA 不用写 USB 协议
USB 速度 USB3.0 SuperSpeed 5Gbps，兼容 USB2.0 High Speed 和 Full Speed 真正可用吞吐还受 PC、驱动、FIFO 逻辑影响
FIFO 位宽 32bit 比 FT600 的 16bit 更适合图像数据
突发数据率 最高 400MBps 手册和官网给出的峰值，不等于长期稳定上位机吞吐
FIFO 协议 Multi-Channel FIFO 和 245 Synchronous FIFO 第一版建议用 245 Synchronous FIFO
通道 最多 4 个 IN 和 4 个 OUT 多通道会增加 FPGA 控制复杂度
内部 FIFO 16KB 不是大缓存，FPGA 端还要自己做缓存
FIFO 时钟 FT601 输出给 FPGA，66.67MHz 或 100MHz 100MHz 只建议在 2.5V 或 3.3V VCCIO 下使用
IO 电压 1.8V、2.5V、3.3V 要和 FPGA Bank 电压一致
主时钟 外接 30MHz 晶体 手册明确不建议用普通外部振荡器替代晶体
电源 VCC33、VCCIO、VD10、AVDD、VDDA 需要 3.3V、1.0V 和 IO 电源
封装 QFN-76，0.4mm pitch 画封装和贴片难度高于常规 QFP
驱动 FTDI D3XX PC 端不是虚拟串口
温度 -40 到 85摄氏度 工业温度范围

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2. 参数和选型判断

2.1 和类似方案相比

方案 优势 劣势 适合场景 对你当前项目的影响
FT601Q FPGA 侧最简单，32bit FIFO，不用写 USB 固件，官方 D3XX 驱动 国内开源资料比 FX3 少，Type-C 仍然要额外芯片 快速做 USB3 数据链路 适合你现在先把可穿戴验证版跑通
FT600Q 和 FT601 类似，但 FIFO 是 16bit 吞吐和 FPGA 总线效率低于 FT601 IO 很紧张的项目 你已经准备好 IO，不建议选 FT600
CYUSB3014 FX3 国内资料多，GPIF II 很常见，功能更灵活 要写 FX3 固件，封装和调试更复杂 工业相机、采集卡、成熟产品 如果后面要长期维护可以考虑，但第一版会增加难度
CH569 国产 USB3 MCU 路线，采购和中文资料可能更方便 不是 FT601 这种纯 FIFO 桥，吞吐和 FPGA 连接方式要实测 国产替代探索 不建议第一版作为主链路
USB2 方案，例如 FX2LP、CH347、FT232H 资料多、便宜、简单 带宽不够 低速控制和调试 不适合传波束形成后的图像数据

判断：如果目标是先把 FPGA 图像数据通过 Type-C 到 PC，FT601Q 是合理选择。它的代价是多占 FPGA IO，并且上位机要用 D3XX 驱动。

资料来源：

3. 关键配图目录

图 放置位置 必看原因
Block Diagram 芯片总览 理解 USB、FIFO、电源和 GPIO 的关系
QFN76 Package Pin Out 管脚表前 防止封装方向、数据脚顺序、USB 脚位置画错
245 Synchronous FIFO read cycle FIFO 功能章节 FPGA 读 PC 数据时必须看
245 Synchronous FIFO write cycle FIFO 功能章节 FPGA 写 PC 数据时必须看
FIFO Bus AC timing diagram FIFO 时序章节 做 FPGA 约束和时序收敛必须看
Crystal requirements 时钟章节 FT601 对 30MHz 晶体有明确要求
Bus-Powered 和 Self-Powered Configuration 电源章节 决定 VBUS、VCC33、VCCIO 和 USB 供电关系
Connect to FIFO Master Interface 原理图章节 看 FT601 与 FPGA 的最小连接

4. 管脚功能重排

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4.1 电源和地

功能组 管脚名 QFN76 引脚号 方向 电平或参考电源 应该怎么接 通俗解释 是否必须 容易漏的点
3.3V 主电源 VCC33 20、24、38 PWR 3.0V 到 3.6V，典型 3.3V 接稳定 3.3V，每个脚就近去耦 给芯片和内部 LDO 供电 必须接 不要只接一个 VCC33 脚
IO 电源 VCCIO 14、49、59、68 PWR 1.65V 到 1.95V，2.3V 到 2.7V，3.0V 到 3.6V 接 FPGA 同 Bank 电压 决定 DATA、BE、控制脚电平 必须接 想跑 100MHz，优先 2.5V 或 3.3V
1.0V 内核输入 VD10 3、30、33、48 PWR 0.9V 到 1.1V 可由内部 LDO 输出 DV10 供电，按手册加电容 给内部数字核心供电 必须接 手册说内部 LDO 不可给外部器件供电
1.0V PLL 电源 AVDD 2 PWR 0.9V 到 1.1V 接 1.0V，靠近去耦 给 PLL 供电 必须接 PLL 电源脏会影响 USB 链路稳定性
USB PHY 3.3V VDDA 28 PWR 3.0V 到 3.6V 接 3.3V，建议磁珠或滤波后供电 给 USB2 和 USB3 PHY 供电 必须接 和普通数字 3.3V 不要乱拉长线
内部 LDO 输出 DV10 39 O 1.0V 输出 按手册接到 VD10 和 AVDD，并接 4.7uF 到地 内部 LDO 输出的 1.0V 必须接 这个脚是输出，不要外接负载
地 GND 1、26、29、36 以及裸露焊盘 GND 0V 全部接地，裸露焊盘接地并打过孔 回流路径和散热 必须接 裸露焊盘不能悬空

说明：电源脚号来自本地 PDF 文本和参考原理图，正式封装库必须再对照 Figure 3.2 逐脚复核。

4.2 FIFO 数据和控制接口

功能组 管脚名 QFN76 引脚号 方向 电平或参考电源 应该怎么接 通俗解释 是否必须 容易漏的点
FIFO 时钟 CLK 58 O VCCIO 接 FPGA 时钟输入脚 FT601 给 FPGA 的同步 FIFO 时钟 必须接 不是 FPGA 输出给 FT601
数据总线 DATA_0 到 DATA_7 40 到 47 输入输出 VCCIO 接 FPGA 普通 IO 低 8 位数据 必须接 双向总线，FPGA 读写方向要控制
数据总线 DATA_8 到 DATA_15 50 到 57 输入输出 VCCIO 接 FPGA 普通 IO 数据位 8 到 15 必须接 不要跳过缺失的 48、49 脚
数据总线 DATA_16 到 DATA_23 60 到 67 输入输出 VCCIO 接 FPGA 普通 IO 数据位 16 到 23 必须接 和 TXE_N 附近容易看错
数据总线 DATA_24 到 DATA_31 69 到 76 输入输出 VCCIO 接 FPGA 普通 IO 数据位 24 到 31 必须接 FT601 才有这些脚，FT600 没有
字节使能 BE_0 到 BE_3 4、5、6、7 输入输出 VCCIO 接 FPGA 标记 32bit 总线哪些 byte 有效 必须接 245 FIFO 和多通道 FIFO 用法不同
可写状态 TXE_N 8 O VCCIO 接 FPGA 输入 低电平表示 FT601 还能接收 FPGA 写入 必须接 只有 TXE_N 为低时才能写
可读状态 RXF_N 9 O VCCIO 接 FPGA 输入 低电平表示 FT601 有数据给 FPGA 读 必须接 只做 FPGA 到 PC 也建议接，方便调试
写使能 WR_N 11 I VCCIO 接 FPGA 输出 FPGA 写 FT601 的低有效控制脚 必须接 写数据必须满足 CLK 时序
读使能 RD_N 12 I VCCIO 接 FPGA 输出 FPGA 从 FT601 读数据的低有效控制脚 建议接 只单向上传也建议留
输出使能 OE_N 13 I VCCIO 接 FPGA 输出 读数据时让 FT601 驱动 DATA 总线 建议接 双向总线防打架关键脚
发送立即唤醒 SIWU_N 10 I VCCIO 正常工作外部上拉，建议也接 FPGA 或预留 Send Immediate 或 Wakeup 相关脚 建议接 手册写正常工作要外部上拉

4.3 复位、唤醒和模式选择

功能组 管脚名 QFN76 引脚号 方向 电平或参考电源 应该怎么接 通俗解释 是否必须 容易漏的点
复位 RESET_N 15 I VCCIO 接 FPGA 或复位芯片，默认上拉 低有效硬复位 必须接 上电后要有确定状态
USB 唤醒 WAKEUP_N 16 输入输出 VCCIO 可接 FPGA，暂不用时按手册默认处理 USB 挂起和远程唤醒 可选接 不做远程唤醒也不要乱悬空
模式选择和 GPIO GPIO0 17 输入输出 VCCIO 建议用电阻配置，并预留 FPGA 上电默认用来选择 FIFO 模式 必须接 GPIO1 和 GPIO0 决定 245 FIFO 还是多通道 FIFO
模式选择和 GPIO GPIO1 18 输入输出 VCCIO 建议用电阻配置，并预留 FPGA 上电默认用来选择 FIFO 模式 必须接 第一版建议 GPIO1=0、GPIO0=0，进入 245 Synchronous FIFO

GPIO 默认模式选择：

GPIO1 GPIO0 模式
0 0 1 channel，245 Synchronous FIFO mode
0 1 1 channel，Multi-Channel FIFO mode
1 0 2 channel，Multi-Channel FIFO mode
1 1 4 channel，Multi-Channel FIFO mode

第一版建议：用 245 Synchronous FIFO，不要一上来做多通道 FIFO。

4.4 USB2 和 USB3 接口

功能组 管脚名 QFN76 引脚号 方向 电平或参考电源 应该怎么接 通俗解释 是否必须 容易漏的点
USB 总线检测 VBUS 37 I USB VBUS 接 USB VBUS 检测，按电源方案处理 告诉芯片 USB 口有没有 5V 必须接 自供电时不能向没上电的 USB 主机倒灌
USB2 正 DP 23 输入输出 USB PHY 接 Type-C 的 D+，靠近接口加 ESD USB2 数据正端 必须接 Type-C A6 和 B6 要合并
USB2 负 DM 25 输入输出 USB PHY 接 Type-C 的 D-，靠近接口加 ESD USB2 数据负端 必须接 Type-C A7 和 B7 要合并
USB2 参考 RREF 27 I USB PHY 1.6k 1% 电阻到地 USB2 PHY 参考电阻 必须接 阻值和精度别随便改
USB3 发送负 TODN 31 O USB3 PHY 到 Type-C 高速 MUX FT601 发给 PC 的 SuperSpeed TX 负端 必须接 Type-C 母座正反插需要 MUX
USB3 发送正 TODP 32 O USB3 PHY 到 Type-C 高速 MUX FT601 发给 PC 的 SuperSpeed TX 正端 必须接 差分阻抗 90 欧
USB3 接收负 RIDN 34 I USB3 PHY 从 Type-C 高速 MUX 来 PC 发给 FT601 的 SuperSpeed RX 负端 必须接 走线短、少过孔、等长
USB3 接收正 RIDP 35 I USB3 PHY 从 Type-C 高速 MUX 来 PC 发给 FT601 的 SuperSpeed RX 正端 必须接 ESD 要选低电容

4.5 时钟

功能组 管脚名 QFN76 引脚号 方向 电平或参考电源 应该怎么接 通俗解释 是否必须 容易漏的点
晶体输入 XI 21 I 晶体接口 接 30MHz 晶体一端 内部时钟源输入 必须接 手册不支持用普通振荡器替代后把 XO 接地
晶体输出 XO 22 O 晶体接口 接 30MHz 晶体另一端 内部振荡器输出 必须接 晶体靠近芯片，负载电容按晶体规格算

4.6 NC 和保留脚

功能组 管脚名 QFN76 引脚号 方向 电平或参考电源 应该怎么接 通俗解释 是否必须 容易漏的点
保留脚 Reserved 19 NC 无 悬空 手册要求不要连接 不要接 不要接测试点、地、电源或 FPGA

5. 功能配置方法

5.1 电源配置

结论：FT601Q 至少需要 3.3V、1.0V、VCCIO 三类电源。VCCIO 由你选的 FPGA Bank 电压决定。

引脚怎么接

  • VCC33 接 3.3V。
  • VDDA 接 3.3V，建议从干净电源或磁珠后供电。
  • DV10 是内部 LDO 输出，按手册接到 VD10 和 AVDD，并加 4.7uF 到地。
  • VCCIO 接 FPGA Bank 同电压。
  • GND 和裸露焊盘全部接地。

第一次使用建议

如果你的 FPGA 有 3.3V HD Bank 可用，建议：

1
2
3
VCCIO = 3.3V
FIFO CLK = 100MHz
模式 = 245 Synchronous FIFO

如果你只能用 1.8V Bank，建议先接受 66.67MHz，后面再评估吞吐。

3.3V外部VBUS供电: 设备主要从 USB 口取电。比如一个小 USB 转接板、小采集卡、小模块可以这么做。可能会有如下问题：

板子很容易变成“半上电”状态。表现可能是：

  • FPGA 电源没开但 IO 被顶起来
  • FT601 枚举异常
  • PC 识别不稳定
  • FPGA Bank 被反灌
  • 芯片发热
  • 以后调试电源时很难判断问题

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自供电：FT601 不从 USB 口的 VBUS 取主电，而是从你板子自己的电源系统取电**。这个方案好一些，选这个：**

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5.2 Type-C 接口配置

结论：FT601Q 不是 Type-C 控制器。如果你用 Type-C 母座，必须处理正反插。

引脚怎么接

推荐链路：

1
2
3
4
5
6
FT601 TODP、TODN、RIDP、RIDN
  -> USB3 高速 MUX
  -> Type-C 母座 SuperSpeed 线

Type-C CC1、CC2
  -> Type-C CC 控制器或带 CC 的 MUX

本地 PCIeDMA\TypeCMux.kicad_sch 使用 HD3SS3220 作为 Type-C 控制和高速线 MUX 的参考。你的板子可以参考这个方向，但要按自己采购和封装重新选型。

第一次使用建议

第一版不要自己手搓 Type-C 正反插逻辑。优先用成熟 CC 控制加高速 MUX 方案，并把 USB3 ESD 放在接口附近。

5.3 30MHz 晶体

结论：FT601Q 需要 30MHz 晶体，手册明确写不可以简单用外部振荡器替代并把 XO 接地。

引脚怎么接

  • XI 和 XO 接 30MHz 晶体。
  • 晶体靠近 FT601。
  • 负载电容按晶体 CL 计算。
  • 晶体地回流要短，不要从高速 USB 线下面绕。

[配图预留：Crystal requirements]
建议填入：FT601Q 数据手册，第 18 页，Section 4.5，Crystal requirements。
为什么要放这里：FT601 对时钟来源有明确限制，不能按普通 MCU 那样随便替换。
填图后检查：确认晶体为 30MHz；确认 XI 和 XO 没接错；确认负载电容值；确认没有用普通振荡器硬替代。

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5.4 245 Synchronous FIFO 模式

结论：这是第一版最建议使用的模式。它只有一个 IN 和一个 OUT 通道，逻辑比 Multi-Channel FIFO 简单。

引脚怎么接

必须接：

1
2
3
4
5
6
7
8
9
CLK
DATA_0 到 DATA_31
BE_0 到 BE_3
TXE_N
RXF_N
WR_N
RD_N
OE_N
RESET_N

如果只做 FPGA 到 PC 上传，RD_N 和 OE_N 仍建议接 FPGA，不要省。调试时你可能需要从 PC 发命令给 FPGA。

引脚怎么控制

FPGA 写数据到 PC：

1
2
3
TXE_N = 0 表示可以写
FPGA 在 CLK 时钟域驱动 DATA 和 BE
FPGA 拉低 WR_N 写入

FPGA 从 PC 读数据：

1
2
3
4
RXF_N = 0 表示有数据可读
FPGA 拉低 OE_N
FPGA 拉低 RD_N
FPGA 在 CLK 时钟域采样 DATA 和 BE

第一次使用建议

先做最简单的单向链路：

1
2
3
FPGA 产生递增计数
FT601 上传到 PC
PC 端检查计数连续性和速率

不要一开始就传图像帧。先证明 FIFO、驱动、上位机都稳定。

[配图预留：245 Synchronous FIFO 写周期]
建议填入：FT601Q 数据手册，第 17 页附近，Figure 4.7，245 Synchronous FIFO mode bus master write cycle。
为什么要放这里：这是 FPGA 写入 FT601 的核心时序。
填图后检查：确认 TXE_N 为低才写；确认 WR_N 低有效；确认 DATA 和 BE 相对 CLK 满足建立保持；确认写入方向不会和读方向打架。

image-20260702185005880

[配图预留：245 Synchronous FIFO 读周期]
建议填入：FT601Q 数据手册，第 16 页附近，Figure 4.6，245 Synchronous FIFO mode bus master read cycle。
为什么要放这里：这是 PC 给 FPGA 下发命令时的基础时序。
填图后检查：确认 RXF_N 为低才读；确认 OE_N 和 RD_N 顺序；确认 DATA 总线方向；确认 FPGA 读完后释放总线。

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5.5 FIFO 时序和 FPGA 约束a

结论：FT601 的 CLK 是同步 FIFO 时钟，FPGA 端所有相关信号都要按这个时钟约束。

手册给出的关键 AC timing：

项目 最小值 含义
T1 3.0ns FT601 输出数据建立时间
T2 3.5ns FT601 输出数据保持时间
T3 1.0ns FPGA 输出数据建立时间
T4 4.8ns FPGA 输出数据保持时间

工程建议：

  • CLK 接 FPGA 的时钟能力输入脚。
  • DATA、BE、WR_N、RD_N、OE_N、TXE_N、RXF_N 都放同一个 Bank。
  • 100MHz 时不要跨 Bank、不要拉很长。
  • FPGA 里用 FT601 的 CLK 域做 FIFO 接口，再通过异步 FIFO 转到图像处理时钟域。

[配图预留：FIFO Bus AC timing diagram]
建议填入：FT601Q 数据手册，第 17 页，Figure 4.8，FIFO Bus AC timing diagram。
为什么要放这里：FPGA 约束和时序收敛必须看这张图。
填图后检查：确认哪些信号由 FT601 驱动；确认哪些信号由 FPGA 驱动；确认 setup 和 hold 的方向；确认约束基准时钟是 CLK。

image-20260702185205931

5.6 Multi-Channel FIFO 模式

结论：多通道 FIFO 能提供最多 4 个 IN 和 4 个 OUT 通道，但第一版不建议用。

它解决的问题是：把不同数据流分到不同 USB endpoint，例如图像、控制、状态、调试分开。代价是 FPGA 侧协议更复杂，上位机也要处理多个 pipe。

第一版建议：GPIO1=0、GPIO0=0，固定 245 Synchronous FIFO。

5.7 GPIO、BCD 和远程唤醒

结论：GPIO0 和 GPIO1 默认用于模式选择。不要把它们当普通 GPIO 随便接，除非已经用配置工具改了芯片配置。

GPIO 模式选择

上电默认配置下，GPIO1 和 GPIO0 决定 FIFO 模式。你如果想固定 245 FIFO，就用电阻设为 00。

BCD 充电检测

FT601 支持 BC1.2 充电检测，并可通过 GPIO 输出检测结果。但你的 Type-C 数据链路不靠 FT601 做充电管理，第一版不建议打开 BCD。

WAKEUP_N

WAKEUP_N 可用于 USB suspend 和 remote wakeup。第一版可以接 FPGA 或测试点预留，不建议硬省。

6. 寄存器和配置区域总表

FT601Q 不是 AFE 或 TX 这种内部寄存器很多的芯片。它主要通过芯片配置数据、D3XX 驱动和 USB 描述符工作。手册没有给出传统 memory mapped register map。

配置区域 地址范围 主要控制内容 相关功能 常用配置项 第一次调试建议
Chip Configuration Data 手册未给普通地址表 FIFO 模式、GPIO 功能、BCD、描述符等 上电配置、GPIO、USB 枚举 GPIO0 和 GPIO1 默认模式选择 先用默认配置，不急着改
USB Descriptors 通过 FTDI 配置工具管理 VID、PID、字符串、端点信息 PC 识别设备 产品名、序列号、endpoint 第一版保持官方默认，先让 PC 识别
FIFO Mode Selection GPIO 或配置数据 245 FIFO 和多通道 FIFO FPGA FIFO 接口 GPIO1 和 GPIO0 固定 00，先用 245 FIFO
D3XX API PC 驱动接口 打开设备、读写 pipe、超时、异步传输 上位机程序 StreamPipe、ReadPipe、WritePipe 先用 PyD3XX 示例做计数流测试
FIFO Clock Option 配置相关 66.67MHz 或 100MHz FPGA 同步 FIFO 时钟 时钟频率选择 VCCIO 为 2.5V 或 3.3V 时再跑 100MHz

参考资料：

  • FT601\PyD3XX\PyD3XX Programmers Guide.pdf
  • FT601\非常重要FPGA-ftdi245fifo\FTD3XX_guide.md
  • FTDI 官方 AN_370、AN_379、AN_421、AN_430，入口见 FTDI FT601Q-B 产品页。

7. 原理图和 PCB 必查点

7.1 原理图必查

检查项 为什么重要
VCC33、VDDA、VCCIO、VD10、AVDD 都接齐 少一组电源可能能枚举失败或 USB3 不稳定
DV10 只给 FT601 内部 1.0V 相关脚用 内部 LDO 不能拖外部负载
VCCIO 和 FPGA Bank 电压一致 否则 IO 电平不匹配
100MHz 时 VCCIO 优先 2.5V 或 3.3V 手册写 100MHz only for 2.5V and 3.3V
CLK 接 FPGA 时钟能力输入 后面 FPGA 时序更好收
SIWU_N 外部上拉 手册写正常工作要外部上拉
GPIO0 和 GPIO1 有明确默认状态 上电模式不能靠悬空
RREF 用 1.6k 1% 到地 USB2 PHY 参考，不能乱改
Reserved pin 19 悬空 手册明确 Do not connect
Type-C 母座加 CC 控制和高速 MUX FT601 自己不处理正反插
USB3 ESD 选低电容，靠近接口 ESD 放远就保护效果差
USB3 差分线 90 欧 阻抗不对会降速或掉链路

7.2 PCB 必查

  • FT601 到 Type-C MUX 的 USB3 线尽量短。
  • MUX 到 Type-C 口也要短，少过孔。
  • USB3 TX 和 RX 差分对按 90 欧控制。
  • D+ 和 D- 按 USB2 差分走线，不要随便分叉。
  • 30MHz 晶体靠近 XI 和 XO。
  • RREF 靠近芯片。
  • 每个电源脚就近 0.1uF，1.0V 和 3.3V 旁路按参考图加大电容。
  • QFN 裸露焊盘要接地并打散热过孔。

[配图预留：FT600 和 FT601 Connect to FIFO Master Interface]
建议填入：FT601Q 数据手册，第 24 页，Figure 7.2，245 Synchronous FIFO Mode。
为什么要放这里：这张图是 FT601 与 FPGA 的最小系统连接。
填图后检查：确认 CLK 方向；确认 TXE_N 和 RXF_N 方向；确认 WR_N、RD_N、OE_N 都由 FPGA 输出；确认数据总线是双向。

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8. 首次调试流程

8.1 硬件上电前

  1. 万用表检查 3.3V、VCCIO、1.0V 对地阻抗。
  2. 检查 Reserved pin 19 没接。
  3. 检查 RREF 是 1.6k 1%。
  4. 检查 GPIO1 和 GPIO0 默认是 00。
  5. 检查 Type-C CC 和 MUX 方向控制。
  6. 检查 USB3 线没有 P、N 互换到不可接受的位置。

8.2 上电后不接 USB

  1. 测 VCC33。
  2. 测 VCCIO。
  3. 测 DV10 输出 1.0V。
  4. 测 RESET_N 是否释放。
  5. 看 30MHz 晶体是否起振。

8.3 接 USB 后

  1. PC 设备管理器确认识别为 FTDI FT600 或 FT601 USB3 Bridge 类设备。
  2. 安装 D3XX 驱动。
  3. 用 PyD3XX 或官方示例列出设备。
  4. FPGA 先输出递增计数。
  5. PC 端检查计数是否连续。
  6. 再测试长时间持续吞吐。

8.4 FPGA 逻辑建议

第一版 FPGA 结构：

1
2
3
4
5
图像数据时钟域
  -> 异步 FIFO
  -> FT601 CLK 时钟域
  -> 245 FIFO 写控制器
  -> FT601

不要把图像处理时钟域的 valid 和 data 直接拍到 FT601 总线上。

9. 最重要注意事项

  1. FT601 的 CLK 是输出给 FPGA 的，不是 FPGA 输出给 FT601。这个方向如果搞反，整个 FIFO 不会工作。

  2. VCCIO 决定 FIFO IO 电平。它必须和 FPGA Bank 电压一致。3.3V Bank 接 1.8V VCCIO 或 1.8V Bank 接 3.3V VCCIO 都会出问题。

  3. 想跑 100MHz FIFO，优先使用 2.5V 或 3.3V VCCIO。手册明确写 100MHz only for 2.5V and 3.3V。

  4. DATA 总线是双向的。FPGA 写和读切换时，OE_N、RD_N、WR_N 和 IO 三态必须处理好，否则 FPGA 和 FT601 会总线冲突。

  5. SIWU_N 不能漏上拉。手册写正常工作加外部上拉。

  6. GPIO0 和 GPIO1 默认不是普通 GPIO，而是模式选择脚。第一版建议用电阻固定到 00，进入 245 Synchronous FIFO。

  7. FT601Q 只负责 USB3 到 FIFO，不负责 Type-C 正反插。Type-C 母座必须额外做 CC 和 SuperSpeed MUX。

  8. RREF 的 1.6k 1% 电阻不要省。这是 USB2 PHY 的参考。

  9. 30MHz 晶体按手册接 XI 和 XO。手册明确说不能简单用外部振荡器替代并把 XO 接地。

  10. USB3 ESD 要靠近 Type-C 接口，选低电容器件。普通高电容 TVS 会破坏 SuperSpeed 眼图。

  11. FT601 内部 FIFO 只有 16KB。它不是图像缓存。你的 FPGA 里仍然要有足够缓存和流控。

  12. PC 端不是虚拟串口。FT601 使用 D3XX 驱动，上位机要按 D3XX API 写。

  13. 第一版不要上来就做多通道 FIFO。先让 245 FIFO 单通道计数流稳定，再封装图像帧。

  14. 本地手册是 1.05，官方页面列出 1.06 和 errata。正式定板前必须复核官方最新数据手册和 TN_168 勘误。

  15. 如果 USB2 能识别但 USB3 不稳定，优先查 Type-C MUX 方向、USB3 阻抗、ESD、走线过孔、VDDA 去耦和 30MHz 晶体。

10. 当前项目的推荐连接

面向 KU5P 可穿戴超声验证版，建议：

模块 推荐
FT601 模式 245 Synchronous FIFO
FIFO 位宽 32bit 全接
VCCIO 3.3V 优先，其次 2.5V
FIFO CLK 100MHz，前提是 VCCIO 为 2.5V 或 3.3V
FPGA Bank 使用一个完整普通 IO Bank，不要和 AFE LVDS 混
Type-C CC 控制加 USB3 高速 MUX
上位机 先用 PyD3XX 计数流测试，再写图像协议
FPGA RTL 优先参考 FT601\非常重要FPGA-ftdi245fifo
硬件参考 优先参考 FT601\PCIeDMA\FT601.kicad_sch 和 TypeCMux.kicad_sch