JERRY'S BLOG

超声多普勒成像原理及诊断技术[^1]: 超声原理及生物医学工程应用 | WorldCat.org 一、超声多普勒原理1.1 普适性的多普勒频移多普勒频移有三个对象，分别是：1.观测者；2.声源；3.介质（空气、水…） 分别对这三者的运动进行对公式的补充，最终生成一个3D空间笛卡尔坐标下的超声多普勒定律。 1.1.1 设定 声速（相对介质本身）：ccc 介质均匀定常流（沿 (+x)）：UUU 声源固有发射频率：f0=1T0, ω0=2πf0f_0=\frac{1}{T_0},\ \omega_0=2\pi f_0f0​=T0​1​, ω0​=2πf0​ 声源速度（沿 (+x)）：VsV_sVs​（朝观测者为正） 观测者速度（沿 (+x)）：VoV_oVo​（向波传播方向为正） 要找：观测者位置处测到的频率 fobsf_{\text{obs}}fobs​。 1.1.2 全部静止：U=0, Vs=0, Vo=0U=0,\ V_s=0,\ V_o=0U=0, Vs​=0, Vo​=0观测点处场量（位移/压力/粒子速度）都是以 f0f_0f0​ 做简谐振动，因此 fobs ...

FPGA-Debug一、VIVADO Bug1. synthesis ok → implementation 报错 → 重新synthesis 失败（并且不显示error代码）错误原因：有几个方面的问题，都可能会引起这个错误，目前我遇到的有：增量综合的问题。 由于工程设置的是增量综合，一旦某次Implementation流程把DCP状态写坏了，后面综合会反复走auto_incremental，然后除了Implementation以外，也影响到了synthesis流程，导致就算重新synthesis也失败，还不报错。 解决办法：在tcl中执行： 1234567891011121. set_property AUTO_INCREMENTAL_CHECKPOINT 0 [get_runs synth_1]2. set_property INCREMENTAL_CHECKPOINT "" [get_runs synth_1]3. set_property STEPS.SYNTH_DESIGN.ARGS.INCREMENTAL_MODE off [get_runs synth ...

FPGA中的时序问题一、跨时钟域设计（CDC）1.1 什么是CDC跨时钟域（CDC） = 一个信号，从“时钟 A”控制的逻辑，进入“时钟 B”控制的逻辑。 也就是说里面有四个主角： 原始信号A 原始时钟A 目标信号B 目标时钟B eg：[15:0] Data0_A eg：AFE给的时钟 40MHz@0° eg：[15:0] Data0_B eg：FPGA内部时钟 120MHz@90° 1.2 为什么要做CDCCDC核心问题是：一个时钟域，永远无法“可靠地判断”另一个时钟域的跳变时刻。因为两个时钟：不同频率、不同相位、不同步。 所以当 B 域去采样 A 域的信号时：① 可能采早了 → 采不到；② 可能采晚了 → 采错边沿；③ 可能正好压在跳变点 → 触发器亚稳态。 1.2.1 物理层原因：触发器有建立保持时间任何一个触发器，都要求： 建立时间（setup time） 保持时间（hold time） 但是 A 域信号的跳变时刻 和 B 域触发器的采样边沿是完全无关的，这会导致亚稳态。 因此需要一个中间商来协调这一切，也就是CDC。 1.2.2 电路层后果： ...

FPGA-HLS一、HLS（High Level Synthesis）简介1.1 什么是HLSHLS是Xilinx公司推出的一个开发工具，其可以将C/Cpp/System C代码进行C域综合，并将其转换成Verilog/HDL语句，最终可以将其逻辑功能与接口打包生成IP核，供后续FPGA开发使用。 1.2 为什么要用HLS做IP核开发加速设计开发的周期： 首先，很多设计原本就是使用C或者C++来设计的，算法移植的时候，如果每次都要重新按照C来写verilog，会复杂且不稳定，而且需要开发人员同时掌握这两种语法。 其次，使用HLS是“抽象层级的提升”，等于创建了一个黑箱工程，里面怎么操作开发人员不用管，只需要确保C的逻辑正确即可。 如图所示，FPGA设计从底层向上一共是四层抽象层级：结构性、RTL、行为性、高层。 其中最底层的结构性，包含各种底层硬件单元，比如逻辑门、LUT、触发器等等。 像我们经常做的Vivado中的Verilog开发，即是第二层RTL层开发，这个层级会隐藏底层的细节。 更上层的行为性的开发，是对电路的算法描述，也就是描述电路表现出什么样 ...

超声系统&高速采集设备xx 等长xxx 为什么要做等长 核心结论：AFE 前的信号本质上处在相对低频的模拟域，走线相位差与波长相比微不足道；AFE 后进入高速数字域（例如 LVDS/SerDes），走线差直接转化为采样时序偏差，超过眼图开口会导致位错与码错。 假设图上这样一个超声采集成像设备，前面是FPC电路，后面是成像设备，先通过AFE模拟转数字，再将数字信号传入到FPGA中。 在 PCB 介质中，电磁波速度约为 v≈cεeffv\approx \dfrac{c}{\sqrt{\varepsilon_{\rm eff}}}v≈εeff​​c​。以 FR-4 为例，εr≈4.2 ⁣∼ ⁣4.8\varepsilon_r\approx4.2\!\sim\!4.8εr​≈4.2∼4.8，故 v≈(1.4 ⁣∼ ⁣1.6)×108 m/sv\approx(1.4\!\sim\!1.6)\times10^8\ \mathrm{m/s}v≈(1.4∼1.6)×108 m/s。 波长 λ\lambdaλ 与频率 fff 的关系为 λ=vf\lambda=\dfrac{ ...

FPGA-功耗设计在 FPGA 的选型与设计中，功耗是一个极为关键但又经常被忽略的指标。 与 MCU 或 ASIC 不同，FPGA 的功耗并不是固定的，而是由器件工艺、设计利用率、工作频率、GT（高速串行收发器）使用数量等多方面共同决定。 本篇文章将系统讲解 FPGA 功耗的构成、影响因素、估算与实测方法，以及在工程中如何科学比较不同 FPGA 的功耗表现。 一、FPGA 功耗的两大组成部分FPGA 的功耗通常可以分为 静态功耗（Static Power） 和 动态功耗（Dynamic Power） 两部分： 项目 含义 影响因素 典型大小 静态功耗 上电、配置完成后即使逻辑不运行也存在的功耗 工艺节点、芯片规模、电压、温度 mW ～ 几百 mW 动态功耗 运行时因逻辑翻转、时钟切换、GT口工作而产生 逻辑利用率、时钟频率、GT 通道数量、I/O 速率 几百 mW ～ 数 W，甚至十几 W 🤞总功耗 = 静态功耗 + 动态功耗 静态功耗主要取决于工艺与芯片体积；动态功耗则取决于设计实现情况，是后期优化的重点。 二、静态功耗的比较方法静态功耗 ...

FPGA-芯片分析一、FPGA1.1 FPGA的IO口AMD 的器件把“可编程 I/O”与“高速串行 I/O”严格分层： SelectIO（按 I/O Bank 供电影响电平与标准）承担绝大多数并行/中高速差分接口； MGT SerDes（GTP/GTH/GTY/GTM/GTYP 等）承担 5–112 Gb/s 级的高速串行协议。 SoC 与 ACAP 系列（Zynq、Versal）另含 PS/PMC 侧 MIO/EMIO 与专用 SerDes。 设计的核心是：把接口速率/电平/通道数映射到合适的 Bank 或 SerDes Tile，并据此规划 VCCO/VREF/REFCLK 与约束。 1.1.1 总表： SelectIO 常见于Bank64/65/44….. 接口 电压 速率级别 常见场景 备注 HR (High Range) 1.2–3.3 V 数十～数百 Mb/s 3.3V 外设、 ...

FPGA-DDR

通信接口&电平标准一、通信接口 / 总线 这些定义帧格式、握手、链路管理；具体电平依赖下一节的物理层实现。 1.1 UART/USART（常配 TTL/RS-232/RS-485 物理层）1.2 SPI1.3 I²C1.4 SDIO1.5 eMMC1.6 LVDS1.7 JESD204B1.8 USB 2.0/3.x1.9 Ethernet 10/100/1G/10G/25G1.10 PCI Express Gen1–51.11 Aurora（Xilinx 轻量级高速串行）二、物理层 / 电平标准 这些定义电压摆幅、差分/单端、终端方式、速率能力；上层可承载多种协议。 2.1 单端逻辑电平2.1.1 TTL / LVTTL2.1.2 LVCMOS（3.3V / 2.5V / 1.8V / 1.5V / 1.2V）2.1.3 SSTL-I/II（1.5V/1.8V，DDR 存储接口）2.1.4 HS ...

📄 IP核解析 - clk_wiz📄 IP核解析 - fifo_generator