FPGA-芯片分析
FPGA-芯片分析
一、FPGA
1.1 FPGA的IO口
AMD 的器件把“可编程 I/O”与“高速串行 I/O”严格分层：
- SelectIO（按 I/O Bank 供电影响电平与标准）承担绝大多数并行/中高速差分接口；
- MGT SerDes（GTP/GTH/GTY/GTM/GTYP 等）承担 5–112 Gb/s 级的高速串行协议。
- SoC 与 ACAP 系列（Zynq、Versal）另含 PS/PMC 侧 MIO/EMIO 与专用 SerDes。
设计的核心是：把接口速率/电平/通道数映射到合适的 Bank 或 SerDes Tile，并据此规划 VCCO/VREF/REFCLK 与约束。
1.1.1 总表：
- SelectIO
常见于Bank64/65/44…..
| 接口 | 电压 | 速率级别 | 常见场景 | 备注 |
|---|---|---|---|---|
| HR (High Range) | 1.2–3.3 V | 数十～数百 Mb/s | 3.3V 外设、GPIO、低中速并口 | 可配 VREF/VRP/VRN； 有 GC/MRCC/SRCC 时钟脚 |
| HD (High Density) | 1.2–3.3 V | 数十～数百 Mb/s | 通用控制与中速接口 | 同 HR，面向新架构 |
| HP (High Performance) | 1.0–1.8 V | 数百 Mb/s～约 1–2 Gb/s（并口级） | LVDS并口、ADC/DAC 数据、摄像头并口 | 低电容高带宽；优先放高速并口与采样时钟 |
- 高速串行 SerDes
| 接口 | 速率范围 | 常见场景 | 备注 |
|---|---|---|---|
| GTP | ~0.5–6.6 Gb/s | 低速/短距串行通道 | 入门级收发器，AC 耦合差分，需 MGTREFCLK |
| GTH | ~1–16.3/25 Gb/s | 中高速串行互连 | 常见于 10G/25G 等速率档 |
| GTY | ~10–32.75 Gb/s | 高速/长距串行 | 更高带宽、更强均衡 |
| GTYP | ~10–58 Gb/s（器件依赖） | 更高速场景 | 部分 UltraScale+ 器件可达更高线速 |
| GTM（Versal） | 58–112 Gb/s（PAM4） | 100G/400G/800G 等极高速 | 顶级速率，Tile/Quad 成组 |
| PS-GTR / PMC-SerDes（SoC 侧） | ~6–12.5 Gb/s（器件依赖） | SoC 内置高速串行通道 | 走 PS/PMC 域，仍需就近 REFCLK |
SerDes 共性：差分CML信号标准、板级 100Ω 差分、就近 MGTREFCLK
- ZYNQ等SoC的PS IO口
| 接口 | 典型电压 | 速率级别 | 常见场景 | 备注 |
|---|---|---|---|---|
| MIO | 1.8 V / 3.3 V（器件限定） | 中低速 | USB/SD/QSPI/UART/I²C/SPI/GPIO | 数量与位置固定；省资源最稳 |
| EMIO（PS 经 PL 出） | 由所选 PL Bank 决定 | 低速～高速并口 | 当 MIO 不够或需特殊电平/更高速时 | 走 PL 的 HR/HD/HP/HDIO/XPIO 能力 |
- 时钟/参考电压口
| 接口 | 电压/属性 | 速率/用途 | 常见场景 | 备注 |
|---|---|---|---|---|
| GC/MRCC/SRCC（时钟脚） | 与所在 Bank 一致 | 输入高质量时钟 | 外部主时钟、采样时钟 | 优先占用差分对 |
| MGTREFCLK（SerDes 参考） | 差分 CML/AC 耦合 | 为 SerDes 提供参考 | 各 Tile/Quad 共用 | 就近布置、抖动指标要达标 |
| VREF | Bank 参考电压 | SSTL/HSTL 等 | DDR/LPDDR 并口参考 | 需要时在板上分配 |
| VRP/VRN | DCI 参考 | 片上终端/阻抗校准 | 需要 DCI 的 Bank | 按手册接参考网络 |
| VCCO | Bank的供电电压 | 给Bank供电 | - | 下面会说 |
1.1.n VCCO与Vref
VCCO 是每个 I/O Bank 的供电电压，属于“硬分区”的电源域，在画板时必须为每个使用到的 Bank 提供稳定的 VCCO。不同类型的 Bank 允许的电压档位不同：HD/HR 一般支持 1.2–3.3 V，适合 3.3 V 外设与通用接口；HP 一般只支持 1.0–1.8 V，面向高速、低电压并口与差分，不能上 3.3 V。
实际项目里应先识别 Bank 类型，再决定该 Bank 的 VCCO 档位，并为之配置就近、充分的去耦；若未来电压不确定，可以用**“多路电源+0Ω跳线/焊盘选择”**的方式预留切换空间，在 VCCO 汇入点前后留测点与串联 0Ω/磁珠，便于调试与后改。
VREF 不是所有场合都需要，它是少数“有参考阈值”的单端标准（如 SSTL/HSTL）用于设置比较基准的参考脚，通常取 VCCO 的一半（例如 SSTL18 时约 0.9 V）。LVDS、Sub-LVDS、LVCMOS33/18 等常见标准都不需要 VREF，因此默认不要把 VREF 直接连到 3.3 V 或 1.8 V；在尚未确定是否会用到 SSTL/HSTL 时，最佳做法是让 VREF 引脚保持未连接（或按数据手册的默认处理）并在引脚附近预留电阻分压到地的小网络和一只小电容到地，全部 DNP，等需求明确再上料生成为所需的参考电压。若计划启用片上 DCI/ODT，还需按手册给 VRP/VRN 预留参考网络位置，同样可先 DNP。
差分与高速并口不依赖 VREF，但要优先占用同一对 IO_L#P/N 与带时钟能力的 GC/MRCC/SRCC 脚，并按 100 Ω 差分、等长成组的规则布线；端接若用片上可不贴外部电阻，但建议在接收端预留 100 Ω 并联电阻位以备选择。
| 场景 | VCCO 接法 | VREF 处理 | 其他布局要点 |
|---|---|---|---|
| 已确定用 3.3 V 外设（HD/HR Bank） | 直接给该 Bank 供 3.3 V，足量去耦 | 不接（无需求） | 预留测点与串 0Ω/磁珠；普通单端布线 |
| 已确定用 LVDS_18/低压高速并口（HP/HDIO/XPIO） | 供 1.8 V（或按器件要求 1.2/1.5/1.8 V） | 不接（LVDS 无需） | 预留多组 P/N，对等长、差分 100 Ω；时钟走 GC/MRCC/SRCC |
| 可能用 SSTL/HSTL（DDR 类单端） | 供对应电压（如 1.8/1.5/1.35 V） | 预留分压网络与小电容，默认 DNP，后续生成为 ≈VCCO/2 | DQS/时钟优先 GC/MRCC/SRCC，严格等长成组 |
| 未来不确定电压/标准（需兜底） | 预留“多路电源+0Ω选择”或可调稳压；默认给通用档（HD/HR 用 3.3 V，HP 用 1.8 V） | 统一预留分压与电容位，全部 DNP | VCCO 汇入点前后留测点；预占 P/N 对与时钟对；端接电阻位 DNP 备选 |
1.1.N
eg：
二、Xilinx官方技术指导手册
- Zynq UltraScale+ Package Device Pinout Files: 这个文件详细描述了Zynq UltraScale+所有型号芯片的IO分类，包含HD/HP…各种接口